• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:
    一種接收機電路包括接收級、補償級以及輸出級。接收級耦接至第一供應電壓與輸入信號，並用以根據第一供應電壓自輸入信號產生第一中間信號。補償級耦接至第二供應電壓與第一中間信號，並用以在偵測到第一供應電壓之變化後，藉由調整第一中間信號之工作週期而產生第二中間信號，以補償第一供應電壓之變化。輸出級耦接至第二供應電壓，並用以在接收到第二中間信號後根據第二供應電壓產生輸出信號。輸出信號之一電壓位準被調整至第二供應電壓之一電壓位準，並且輸出信號具有百分之五十之工作週期。
    公开号:TW201310916A
    申请号:TW100139901
    申请日:2011-11-02
    公开日:2013-03-01
    发明作者:Amna Z Shawwa；Chia-Jen Chang
    申请人:Nanya Technology Corp；
    IPC主号:G11C7-00
    专利说明:
    接收機電路、補償電路、與產生具有50%工作週期之輸出信號之方法
    本發明係關於一種接收電路，特別關於一種記憶體裝置之接收電路，使得該記憶體裝置可動態調整多個輸入信號電壓或記憶體裝置之外部電壓之工作週期，用以產生具有50%之工作週期之輸出信號。
    雙倍資料傳輸速率同步動態隨機存取記憶體(Double data rate synchronous dynamic random access memory，簡稱DDR SDRAM)為一種應用於電腦的記憶體積體電路。與單資料傳輸速率(single data rate，簡稱SDR)SDRAM相比，DDR SDRAM介面藉由更嚴謹地控制電子資料與時脈信號的時序，提供更高的資料傳輸速率。實施這種時序控制的方式通常使用，例如，鎖相迴路(phase locked loop，簡稱PLL)以及自我校正的技術，以達到所需的時序精確度。此介面使用雙驅動技術(即，在時脈信號的上升緣與下降緣皆傳送資料)，用以降低時脈頻率。保持低時脈頻率的好處為降低將記憶體連接至控制器之電路板之信號完整的需求。所謂的雙倍資料傳輸速率指的是，由於使用雙驅動技術，當操作於相同的時脈頻率之下，DDR SDRAM的資料傳輸速率可達SDR SDRAM的將近兩倍。
    對於DDR SDRAM而言，尤其是當操作於高頻環境，將記憶體裝置之一些重要的信號，例如時脈信號或選通(strobe)信號等，保持在穩定的50%工作週期(即，正脈衝與副脈衝的比例)為很重要的事。然而，由於接收機的設計特性，特別是電流式邏輯(current mode logic，簡稱CML)接收機，工作週期係取決於提供至記憶體裝置之電源及參考電壓。任何外部電壓、內部電壓或參考電壓的變化都可能造成工作週期的變化。
    因此，需要一種新穎的接收機電路，其可動態調整輸入信號之工作週期，用以補償外部電壓、內部電壓或參考電壓的變化，並且提供具有50%工作週期的輸出信號。
    根據本發明之一實施例，一種接收機電路，包括接收級、補償級以及輸出級。接收級耦接至第一供應電壓與輸入信號，並用以根據第一供應電壓自輸入信號產生第一中間信號。補償級耦接至第二供應電壓與第一中間信號，並用以在偵測到第一供應電壓之變化後，藉由調整第一中間信號之工作週期而產生第二中間信號，以補償第一供應電壓之變化。輸出級耦接至第二供應電壓，並用以在接收到第二中間信號後根據第二供應電壓產生輸出信號。輸出信號之一電壓位準被調整至第二供應電壓之一電壓位準，並且輸出信號具有百分之五十之工作週期。
    根據本發明之另一實施例，一種補償電路，包括偵測電路與工作週期調整電路。偵測電路用以在偵測到第一供應電壓之變化後產生複數對控制信號，其中控制信號之內容反應出第一供應電壓之一變化量。工作週期調整電路，用以在接收到第一信號與控制信號後藉由根據控制信號調整第一信號之工作週期而產生第二信號，以補償第一供應電壓之變化，其中第二信號具有百分之五十之工作週期。
    根據本發明之另一實施例，一種用以產生具有百分之五十之一工作週期之輸出信號之方法，包括：接收一輸入信號，並根據第一供應電壓驅動輸入信號，以產生第一中間信號；偵測第一供應電壓之變化，以產生複數對控制信號，其中控制信號之內容反應出第一供應電壓之一變化量；調整第一中間信號之一工作週期，以補償第一供應電壓之變化並且對應產生第二中間信號，其中第二中間信號具有百分之五十之工作週期；以及接收第二中間信號並且根據第二供應電壓驅動第二中間信號，以產生輸出信號，其中輸出信號之電壓位準被調整至第二供應電壓之一電壓位準，並且輸出信號具有百分之五十之工作週期。
    為使本發明之製造、操作方法、目標和優點能更明顯易懂，下文特舉幾個較佳實施例，並配合所附圖式，作詳細說明如下：實施例：第1圖係顯示根據本發明之一實施例所述之記憶體裝置之一接收機之簡化方塊圖。接收機100接收輸入信號Vinput與Vref，並用以產生輸出信號Voutput。根據本發明之一實施例，記憶體裝置之外部信號、指令、資料、位址或時脈可供應至接收機之輸入端，作為輸入信號Vinput，其中記憶體裝置可以是，例如，雙倍資料傳輸速率同步動態隨機存取記憶體(Double data rate synchronous dynamic random access memory，簡稱DDR SDRAM)。接收機100將輸入信號Vinput轉換成具有內部電壓位準之信號。第2圖係顯示接收機100之輸入信號與出信號之波形圖。於此實施例中，輸入信號Vinput之電壓位準範圍可從低電壓(Vref-swing)分佈至高電壓(Vref+swing)，其中Vref=(Vx/2)，Vx為由耦接至記憶體裝置之一記憶體控制器所提供之外部電壓，並用以供應至記憶體晶片，而電壓擺幅大小swing則是定義於電子裝置工程聯合委員會(Joint Electron Devices Engineering Council，簡稱JEDEC)所制定之規範中。接收機100將輸出信號Voutput之電壓位準轉換成記憶體晶片所產生之內部電壓Vint之電壓位準。如以上所討論，轉換過的信號以具有50%之工作週期為較佳。然而，工作週期容易因供應電壓與參考電壓之變化而隨之改變。因此，本發明所提出之接收機100具有補償電路，其可動態因應輸入信號之變化調整信號之工作週期，並輸出具有50%工作週期的輸出信號，以下段落將針對接收機與補償電路作更詳細的介紹。
    第3圖係顯示根據本發明之一實施例所述之接收機範例示意圖。接收機300包括一接收級301、補償級302以及輸出級303。接收級301耦接至外部供應電壓Vx，接收信號Vinput與Vref，並用以根據外部供應電壓Vx驅動輸入信號Vinput，以產生第一中間信號V1。補償級302接收第一中間信號V1、偵測外部供應電壓Vx之變化，並且藉由調整第一中間信號V1之工作週期而補償外部供應電壓Vx之變化，並對應第二中間信號V2。輸出級303耦接至內部供應電壓Vint、接收第二中間信號V2，並且根據內部供應電壓Vint驅動第二中間信號V2，以對應產生輸出信號Voutput。根據本發明之一實施例，輸出信號Voutput之電壓位準可被接收機300調整成等於晶片之內部電壓(Vint)之電壓位準，並且輸出信號具有50%之工作週期。例如，如第3圖所示，由於接收機300之輸出級303為由電壓Vint所供電之一反相器，接收機300之輸出信號Voutput之電壓位準可為Vint。
    值得注意的是，於本發明之其它實施例，補償級302也可偵測其它可能影響接收機所提供之信號之工作週期之供應電壓以及/或參考電壓，例如，用以提供參考電壓之信號Vref，之變化。為簡化說明以助於理解本發明之概念，以下將以外部供應電壓Vx為例作說明，然而值得注意的是，本發明並不限於此。
    接收級301包括差動放大器311與反相器312。差動放大器311接收輸入信號Vinput與Vref，並用以產生放大過的輸入信號。反相器312用以驅動生放大過的輸入信號，並產生第一中間信號V1。由於反相器312係由外部供應電壓Vx所供電，第一中間信號V1之電壓位準即為Vx。補償級302包括工作週期補償電路321，用以補償，例如，外部供應電壓Vx之變化，並產生第二中間信號V2。輸出級303包括反相器331，用以進一步驅動第二中間信號V2，並產生輸出信號Voutput。
    第4圖係顯示根據本發明之一實施例所述之工作週期補償電路之一範例方塊圖。補償級302之工作週期補償電路400可包括偵測電路401與工作週期調整電路402。偵測電路401用以偵測，例如，外部供應電壓Vx之變化，並對應產生複數控制信號S1、S2...Sn。根據本發明之一實施例，控制信號S1、S2...Sn之內容可反應出外部供應電壓Vx之一變化量。值得注意的是，如上述，其它可能影響接收機所提供之信號之工作週期之供應電壓以及/或參考電壓，例如用以提供參考電壓之信號Vref，也可被提供至偵測電路401，而本發明並不限於以上所述之實施例。工作週期調整電路402接收第一中間信號V1與控制信號S1、S2...Sn，並且根據第一中間信號V1與控制信號S1、S2...Sn產生第二中間信號V2(以下將有更詳細之介紹)。
    根據本發明之一實施例，偵測電路401包括增加偵測電路411，用以在偵測到，例如，外部供應電壓Vx增加時，產生複數第一控制信號(如第7圖所示之Sn1、Sn2...Snn)作為一部分之控制信號S1、S2...Sn。二者擇一地，偵測電路401也可包括減少偵測電路412，用以在偵測到，例如，外部供應電壓Vx減少時，產生複數第二控制信號(如第7圖所示之Sp1、Sp2...Spn)作為一部分之控制信號S1、S2...Sn。值得注意的是，偵測電路401可以多種方式實施，例如，同時包含增加偵測電路與減少偵測電路，用以達成偵測電壓變化的目的。第4圖僅顯示電路的一種實施方式，並非用以限制本發明之範圍。
    第5圖係顯示根據本發明之一實施例所述之增加/減少偵測電路之範例方塊圖。於此實施例中，增加/減少偵測電路501包括類比至數位轉換器511用以偵測輸入之外部供應電壓Vx之電壓位準，並將其轉換為數位信號。外部供應電壓Vx之電壓位準可由類比至數位轉換器511對應至n個數位信號I1、I2...In之一者，其中n與工作週期調整電路402內調整工作週期所需之準確度相關。增加/減少偵測電路501可更包括一解碼器512，接收並驅動數位信號I1、I2...In，以產生控制信號S1、S2...Sn。值得注意的是，於本發明之實施例中，解碼器512可被設計為一驅動器，用以驅動輸入之數位信號。例如，解碼器512可包括複數反相器，用以驅動輸入之數位信號。然而，必須理解的是，根據不同的類比至數位轉換器設計，解碼電路也可有多種不同的實施方式，因此本發明並不限於以上所述之實施方式。
    此外，值得注意的是，數位信號I1、I2...In在此可被用以代表數位信號In1、In2...Inn或數位信號Ip1、Ip2...Ipn，其中，數位信號In1、In2...Inn可以是由增加偵測電路411內之類比至數位轉換器511所產生，而數位信號Ip1、Ip2...Ipn可以是由減少偵測電路412內之類比至數位轉換器511所產生。控制信號S1、S2...Sn在此也可被用以代表控制信號Sn1、Sn2...Snn或控制信號Sp1、Sp2...Spn，其中，控制信號Sn1、Sn2...Snn可以是由增加偵測電路411內之解碼器512所產生，而控制信號Sp1、Sp2...Spn可以是由減少偵測電路412內之解碼器512所產生。控制信號Sn1、Sn2...Snn與Sp1、Sp2...Spn可組成複數對控制信號，用以控制工作週期調整電路402之運作。工作週期調整電路402之運作將在以下段落作更詳細的討論。
    第6a圖係顯示根據本發明之一實施例所述之增加偵測電路內所配置之類比至數位轉換器之示意圖。類比至數位轉換器611可包括分壓器612與比較器模組614。分壓器612包括複數電阻R，用以將，例如，外部供應電壓Vx 616，分成複數比較電壓，例如618、620與622。比較器模組614包括複數比較器，例如624、626與628。各比較器接收並比較參考電壓Vr 630與比較電壓618、620與622之一者，並產生數位信號In1、In2...Inn之一者。第6b圖係顯示根據本發明之另一實施例所述之減少偵測電路內所配置之類比至數位轉換器之示意圖。類比至數位轉換器650包括分壓器652與比較器模組654。分壓器652包括複數電阻R，用以將，例如，外部供應電壓Vx 616，分成複數比較電壓，例如658、660與662。比較器模組654包括複數比較器，例如664、666與668。各比較器接收並比較參考電壓Vr 670與比較電壓658、660與662之一者，並產生數位信號Ip1、Ip2...Inn之一者。值得注意的是，仍有其它實施類比至數位轉換器的方式，而本發明並不限於以上所述之實施例。
    根據如第6a圖與6b圖所示之類比至數位轉換器電路，以準確度n=3作例子，類比至數位轉換器電路所得到的數位信號可如下表圖所示：
    表1：由如第6a圖所示之類比至數位轉換器電路所得到的數位信號
    表2：由如第6b圖所示之類比至數位轉換器電路所得到的數位信號
    如表1與表2中所示之類比至數位轉換器電路所得到的數位信號範例所示，每當電壓Vx增加或減少Δ，此變化可反應在數位信號In1、In2...Inn或數位信號Ip1、Ip2...Ipn的數值上(於第5圖中以I1、I2...In表示之)。表格中的1與0代表對應之數位信號In1、In2...Inn與Ip1、Ip2...Ipn的數值，而Δ代表變化量。如第5圖所示之解碼器可更驅動數位信號In1、In2...Inn與Ip1、Ip2...Ipn，以產生對應之控制信號Sn1、Sn2...Snn與Sp1、Sp2...Spn(於第5圖中以S1、S2...Sn表示之)，用以進一步根據數位信號In1、In2...Inn與Ip1、Ip2...Ipn之數值控制工作週期調整電路402的操作(以下段落將作更詳細的介紹)。
    第7圖係顯示根據本發明之一實施例所述之工作週期調整電路之簡化電路圖。工作週期調整電路700包括複數對並聯耦接之金屬氧化半導體電晶體701、702、703...70n，中各對金屬氧化半導體(metal-oxide-semiconductor，簡稱MOS)電晶體包括串聯耦接之一第一型MOS電晶體(例如，NMOS電晶體)與一第二型MOS電晶體(例如，PMOS電晶體)，用以接收複數對控制信號(Sp1,Sn1)、(Sp2,Sn2)、(Sp3,Sn3)...(Spn,Snn)，並根據對應之一對控制信號導通或不導通。如上述，於本發明之實施例中，數值n可根據所需之補償精確度有彈性地被設計。根據本發明之實施例，當外部供應電壓Vx增加時，工作週期也會隨之增加。偵測電路401可透過控制信號S1、S2...Sn(即，複數對控制信號(Sp1,Sn1)、(Sp2,Sn2)、(Sp3,Sn3)...(Spn,Snn))反應出此變化。根據控制信號(Sp1,Sn1)、(Sp2,Sn2)、(Sp3,Sn3)...(Spn,Snn)的電壓位準，對應之MOS電晶體可被導通或不導通，用以調整工作週期。例如，參考至表1與表2，當外部供應電壓Vx無變化時，所有對用以補償之MOS電晶體(701,702....70n)均不導通。當外部供應電壓Vx增加Δ時，控制信號Sn1具有高邏輯位準，進而導通MOS電晶體對701中的NMOS電晶體，而MOS電晶體對701中的PMOS電晶體則維持不導通。當外部供應電壓Vx增加2Δ時，控制信號Sn1與Sn2均具有高邏輯位準，進而導通MOS電晶體對701與702中的NMOS電晶體。當外部供應電壓Vx增加3Δ時，控制信號Sn1、Sn2與Sn3均具有高邏輯位準，進而導通MOS電晶體對701、702與703中的NMOS電晶體。以此類推，當外部供應電壓Vx增加nΔ時，控制信號Sn1、Sn2...Snn均具有高邏輯位準，進而導通MOS電晶體對701、702...70n中的NMOS電晶體。
    另一方面，若外部供應電壓Vx減少時，工作週期調整電路700內的一或多個PMOS電晶體會被導通。例如，當外部供應電壓Vx減少Δ時，控制信號Sp1具有低邏輯位準，進而導通MOS電晶體對701中的PMOS電晶體，並以此類推。藉由設計MOS電晶體的尺寸，可適當地補償因外部供應電壓Vx之變化對於輸入信號工作週期所造成的影響。
    由於電壓變化與工作週期變化之間的關係近乎線性，因此當偵測到外部供應電壓Vx增加時，可藉由控制信號適當地選擇出要被導通的MOS電晶體數量，用以減少信號之工作週期。另一方面，當偵測到外部供應電壓Vx減少時，可藉由控制信號適當地選擇出要被導通的MOS電晶體數量，用以增加信號之工作週期。根據本發明之一實施例，增加NMOS電晶體可致使工作週期減少，而增加PMOS電晶體可致使工作週期增加。使用越多的MOS裝置，工作週期可被調整的精確度越高。如此一來，根據所提出之具有數位補償電路之接收機結構，可達到自動偵測外部供應電壓(或任何可能影響接收機所提供之信號之工作週期之供應電壓以及/或參考電壓)之變化，並將輸出信號之工作週期調整為50%。
    本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100、300．．．接收機
    301．．．接收級
    302．．．補償級
    303．．．輸出級
    311．．．差動放大器
    312、331．．．反相器
    321、400．．．工作週期補償電路
    401．．．偵測電路
    402、700．．．工作週期調整電路
    411．．．增加偵測電路
    412．．．減少偵測電路
    501．．．增加/減少偵測電路
    511、611、650．．．類比至數位轉換器
    512．．．解碼器
    612、652．．．分壓器
    614、654．．．比較器模組
    624、626、628、664、666、668．．．比較器
    616、618、620、622、630、658、660、662、670、Vint、Vr、Vx．．．電壓
    701、702、703、70n．．．金屬氧化半導體電晶體對
    I1、I2、In、In1、In2、Inn、Ip1、Ip(n-1)、Ipn、S1、S2、Sn、Sn1、Sn2、Sn3、Snn、Sp1、Sp2、Sp3、Spn、V1、V2、Vinput、Voutput、Vref．．．信號
    R．．．電阻
    第1圖係顯示根據本發明之一實施例所述之記憶體裝置之一接收機之簡化方塊圖。
    第2圖係顯示接收機之輸入信號與出信號之波形圖。
    第3圖係顯示根據本發明之一實施例所述之接收機範例示意圖。
    第4圖係顯示根據本發明之一實施例所述之工作週期補償電路之一範例方塊圖。
    第5圖係顯示根據本發明之一實施例所述之增加/減少偵測電路之範例方塊圖。
    第6a圖係顯示根據本發明之一實施例所述之增加偵測電路內所配置之類比至數位轉換器之示意圖。
    第6b圖係顯示根據本發明之另一實施例所述之減少偵測電路內所配置之類比至數位轉換器之示意圖。
    第7圖係顯示根據本發明之一實施例所述之工作週期調整電路之簡化電路圖。
    表1係顯示由如第6a圖所示之類比至數位轉換器電路所得到的數位信號。
    表2係顯示由如第6b圖所示之類比至數位轉換器電路所得到的數位信號。
    300．．．接收機
    301．．．接收級
    302．．．補償級
    303．．．輸出級
    311．．．差動放大器
    312、331．．．反相器
    321．．．工作週期補償電路
    V1、V2、Vinput、Voutput、Vref．．．信號
    Vint、Vx．．．電壓
    权利要求:
    Claims (24)
    [1] 一種接收機電路，包括：一接收級，耦接至一第一供應電壓與一輸入信號，並用以根據該第一供應電壓自該輸入信號產生一第一中間信號；一補償級，耦接至一第二供應電壓與該第一中間信號，並用以在偵測到該第一供應電壓之變化後藉由調整該第一中間信號之一工作週期而產生一第二中間信號，以補償該第一供應電壓之變化；以及一輸出級，耦接至該第二供應電壓，並用以在接收到該第二中間信號後根據該第二供應電壓產生一輸出信號，其中該輸出信號之一電壓位準被調整至該第二供應電壓之一電壓位準，並且該輸出信號具有百分之五十之一工作週期。
    [2] 如申請專利範圍第1項所述之接收機電路，其中該補償級包括：一偵測電路，用以在偵測到該第一供應電壓之變化後產生複數控制信號，其中該等控制信號之內容反應出該第一供應電壓之一變化量；以及一工作週期調整電路，用以在接收到該第一中間信號與該等控制信號後根據該第一中間信號與該等控制信號產生該第二中間信號，其中該第二中間信號具有百分之五十之一工作週期。
    [3] 如申請專利範圍第2項所述之接收機電路，其中當偵測到該第一供應電壓增加時，該工作週期調整電路藉由減少該第一中間信號之該工作週期產生該第二中間信號。
    [4] 如申請專利範圍第2項所述之接收機電路，其中該偵測電路包括：一增加偵測電路，用以在偵測到該第一供應電壓增加時，產生複數第一控制信號作為一部分之該等控制信號；以及一減少偵測電路，用以在偵測到該第一供應電壓減少時，產生複數第二控制信號作為一部分之該等控制信號。
    [5] 如申請專利範圍第4項所述之接收機電路，其中該增加/減少偵測電路包括：一類比至數位轉換器，耦接至該第一供應電壓，並用以藉由將該第一供應電壓之一電壓位準對應至複數數位信號，而產生該等數位信號。
    [6] 如申請專利範圍第5項所述之接收機電路，其中該增加/減少偵測電路更包括：一解碼器，用以藉由在接收到該等數位信號後驅動該等數位信號，以產生該等第一/第二控制信號。
    [7] 如申請專利範圍第4項所述之接收機電路，其中該類比至數位轉換器包括：一分壓器，用以藉由將該第一供應電壓分成複數比較電壓，而產生該等比較電壓；以及複數比較器，各接收一參考電壓與該等比較電壓之一者，並藉由比較該參考電壓與該等比較電壓之一者而產生該等數位信號之一者。
    [8] 如申請專利範圍第2項所述之接收機電路，其中該工作週期調整電路包括：複數對並聯耦接之金屬氧化半導體電晶體，其中各對金屬氧化半導體電晶體包括串聯耦接之一第一型金屬氧化半導體電晶體與一第二型金屬氧化半導體電晶體，用以根據該等控制信號導通或不導通。
    [9] 如申請專利範圍第1項所述之接收機電路，其中該輸入信號為一記憶體裝置之資料、信號、指令、位址或時脈之一者。
    [10] 如申請專利範圍第9項所述之接收機電路，其中該記憶體裝置為一雙倍資料傳輸速率同步動態隨機存取記憶體(Double data rate synchronous dynamic random access memory，DDR SDRAM)。
    [11] 一種補償電路，包括：一偵測電路，用以在偵測到一第一供應電壓之變化後產生複數對控制信號，其中該等控制信號之內容反應出該第一供應電壓之一變化量；以及一工作週期調整電路，用以在接收到一第一信號與該等控制信號後藉由根據該等控制信號調整該第一信號之一工作週期而產生一第二信號，以補償該第一供應電壓之變化，其中該第二信號具有百分之五十之一工作週期。
    [12] 如申請專利範圍第11項所述之補償電路，其中該偵測電路包括：一增加偵測電路，用以在偵測到該第一供應電壓增加時，產生複數第一控制信號；以及一減少偵測電路，用以在偵測到該第一供應電壓減少時，產生複數第二控制信號，其中該等第一控制信號之一者與該等第二控制信號之一者組成一對控制信號。
    [13] 如申請專利範圍第12項所述之補償電路，其中該增加/減少偵測電路包括：一類比至數位轉換器，耦接至該第一供應電壓，並用以藉由將該第一供應電壓之一電壓位準對應至複數數位信號，而產生該等數位信號。
    [14] 如申請專利範圍第13項所述之補償電路，其中該增加/減少偵測電路更包括：一解碼器，用以藉由在接收到該等數位信號後驅動該等數位信號，以產生該等第一/第二控制信號。
    [15] 如申請專利範圍第13項所述之補償電路，其中該類比至數位轉換器包括：一分壓器，用以藉由將該第一供應電壓分成複數比較電壓，而產生該等比較電壓；以及複數比較器，各接收一參考電壓與該等比較電壓之一者，並藉由比較該參考電壓與該等比較電壓之一者而產生該等數位信號之一者。
    [16] 如申請專利範圍第11項所述之補償電路，其中該工作週期調整電路包括：複數對並聯耦接之金屬氧化半導體電晶體，其中各對金屬氧化半導體電晶體包括串聯耦接之一第一型金屬氧化半導體電晶體與一第二型金屬氧化半導體電晶體，用以接收該等控制信號之一對，以根據對應之控制信號導通或不導通。
    [17] 如申請專利範圍第11項所述之補償電路，其中該第一信號係因應一記憶體裝置之資料、信號、指令、位址或時脈之接收而產生，該記憶體裝置之該資料、該信號、該指令、該位址或該時脈係由該記憶體裝置之一接收機所接收，並且其中該接收機係用以將該資料、該信號、該指令、該位址或該時脈之電壓位準轉換成該記憶體裝置之一內部電壓位準。
    [18] 如申請專利範圍第17項所述之補償電路，其中該記憶體裝置為一雙倍資料傳輸速率同步動態隨機存取記憶體(Double data rate synchronous dynamic random access memory，DDR SDRAM)。
    [19] 如申請專利範圍第11項所述之補償電路，其中當偵測到該第一供應電壓減少時，該工作週期調整電路藉由增加該第一信號之該工作週期產生該第二信號。
    [20] 一種用以產生具有百分之五十之一工作週期之輸出信號之方法，包括：接收一輸入信號，並根據一第一供應電壓驅動該輸入信號，以產生一第一中間信號；偵測該第一供應電壓之變化，以產生複數對控制信號，其中該等控制信號之內容反應出該第一供應電壓之一變化量；調整該第一中間信號之一工作週期，以補償該第一供應電壓之變化並且對應產生一第二中間信號，其中該第二中間信號具有百分之五十之一工作週期；以及接收該第二中間信號並且根據一第二供應電壓驅動該第二中間信號，以產生一輸出信號，其中該輸出信號之一電壓位準被調整至該第二供應電壓之一電壓位準，並且該輸出信號具有百分之五十之一工作週期。
    [21] 如申請專利範圍第20項所述之方法，其中調整該第一中間信號之該工作週期之步驟更包括：根據該等控制信號導通或不導通複數對金屬氧化半導體電晶體，用以調整該第一中間信號之該工作週期並且對應產生該第二中間信號。
    [22] 如申請專利範圍第20項所述之方法，其中偵測該第一供應電壓之變化以產生複數對控制信號之該步驟更包括：在偵測到該第一供應電壓增加時，產生複數第一控制信號作為該等控制信號的一部分；以及在偵測到該第一供應電壓減少時，產生複數第二控制信號，作為該等控制信號的一部分。
    [23] 如申請專利範圍第22項所述之方法，其中偵測該第一供應電壓之變化以產生複數對控制信號之該步驟更包括：將該第一供應電壓之一電壓位準對應至複數數位信號；以及驅動該等數位信號以產生該等第一與第二控制信號。
    [24] 如申請專利範圍第20項所述之方法，其中當偵測到該第一供應電壓增加時，藉由減少該第一中間信號之該工作週期產生該第二中間信號，或當偵測到該第一供應電壓減少時，藉由增加該第一中間信號之該工作週期產生該第二中間信號。
    类似技术:
    公开号 | 公开日 | 专利标题
    US8976620B2|2015-03-10|Apparatus and method to adjust clock duty cycle of memory
    TWI483551B|2015-05-01|接收機電路、補償電路、與產生具有５０％工作週期之輸出信號之方法
    US7629829B2|2009-12-08|Phase mixing device for use in duty cycle correction
    US8253455B2|2012-08-28|Delay locked loop circuit and operation method thereof
    US7015739B2|2006-03-21|Integrated circuit devices having duty cycle correction circuits that receive control signals over first and second separate paths and methods of operating the same
    JP4992020B2|2012-08-08|ディレイロックループ及びそのクロック生成方法
    KR101027679B1|2011-04-12|Ｄｌｌ 회로
    JP2007116574A|2007-05-10|Ｄｌｌ回路及びこれらを備えた半導体装置
    US8610475B2|2013-12-17|Integrated circuit
    US7915934B2|2011-03-29|Delay locked loop circuit and operational method thereof
    JP5231289B2|2013-07-10|デューティ比補正回路及びデューティ比補正方法
    US20100194458A1|2010-08-05|Semiconductor device and operating method thereof
    US20070001726A1|2007-01-04|Duty cycle correction device
    US7224201B2|2007-05-29|Level converter
    JP2010246092A|2010-10-28|デジタル遅延線の時間遅延のプロセス、電圧、および温度のばらつき補正を行う装置と方法
    JP2008109663A|2008-05-08|遅延同期ループ回路
    US20140015575A1|2014-01-16|Synchronous semiconductor device having delay locked loop for latency control
    TW201924220A|2019-06-16|偏斜補償電路以及包括其的半導體裝置
    US7768333B2|2010-08-03|Apparatus and method of generating reference clock for DLL circuit
    WO2011021357A1|2011-02-24|データ受信回路
    US7176761B2|2007-02-13|Apparatus and method for receiving inputted signal
    US9595898B1|2017-03-14|Device for controlling motor driving
    US20080278206A1|2008-11-13|Dll circuit
    US10762937B2|2020-09-01|Semiconductor device and memory system
    KR100532482B1|2005-12-02|공통 모드 전압 레벨에 따라 선택적으로 변경되는 출력지연 시간을 가지는 증폭 회로와 이를 구비하는 리플리카지연 회로 및 이 리플리카 지연 회로를 구비하는 내부클럭 발생 회로
    同族专利:
    公开号 | 公开日
    US20130051495A1|2013-02-28|
    CN102957442A|2013-03-06|
    US8817914B2|2014-08-26|
    TWI483551B|2015-05-01|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    JP3789387B2|2002-04-26|2006-06-21|富士通株式会社|クロック復元回路|
    US7307461B2|2003-09-12|2007-12-11|Rambus Inc.|System and method for adaptive duty cycle optimization|
    KR100534211B1|2004-06-23|2005-12-08|삼성전자주식회사|반도체 장치에 있어서의 듀티 사이클 보정회로|
    US7271635B2|2004-07-15|2007-09-18|Micron Technology|Method and apparatus for reducing duty cycle distortion of an output signal|
    CN200997595Y|2006-12-07|2007-12-26|深圳艾科创新微电子有限公司|新型模数转换器结构|
    US7558980B2|2007-01-04|2009-07-07|Montage Technology Group Limited|Systems and methods for the distribution of differential clock signals to a plurality of low impedance receivers|
    KR101743062B1|2010-03-17|2017-06-05|삼성전자주식회사|버퍼 회로 및 상기 버퍼를 이용한 듀티 보정 방법|KR102282401B1|2015-01-02|2021-07-26|삼성전자주식회사|기준 전압 트레이닝 장치 및 방법|
    US10296025B2|2016-06-28|2019-05-21|Silicon Laboratories Inc.|Apparatus for electric current measurement or calibration and associated methods|
    US10163465B1|2017-08-18|2018-12-25|Novatek Microelectronics Corp.|Data receiver and controller for DDR memory|
    US10923175B2|2018-01-31|2021-02-16|Samsung Electronics Co., Ltd.|Memory device adjusting duty cycle and memory system having the same|
    KR20210142908A|2020-05-19|2021-11-26|에스케이하이닉스 주식회사|버퍼 회로, 버퍼 회로를 포함하는 리시버 회로 및 리시버 회로를 포함하는 반도체 장치|
    法律状态:
    优先权:
    申请号 | 申请日 | 专利标题
    US13/219,563|US8817914B2|2011-08-26|2011-08-26|Interactive digital duty cycle compensation circuit for receiver|
    [返回顶部]